IP (Intellectual Property), デバイスドライバ

Siliconで検証したIPを提供します。
また、IPのカスタマイズ、IPを組み込んだASIC及びボードの開発、技術サポートなどを提供します。

• シリコンでの動作検証済み
• ＯＳレベルでの動作検証済み
• ビルディングブロック手法による効率的なＳｏＣ設計
• 開発者による技術サポート・システムコンサルティング

イーサネット（Ethernet）

XgeLic 10 Gbps イーサネットMAC

• IEEE802.3ae 準拠(MAC副層およびRS機能)
• 10Gbps(Gigabits per second) のトータルスループット
• 内部動作クロック　312.5MHz（内部バス32bit）
• LAN-PHY/WAN-PHY対応
• XGXS（4レーン同期）
• XAUIインタフェース（3.125Gbit×4chの電気信号送受信回路）
• MIB（統計カウンタ）サポート
• フロー制御サポート

*1 標準仕様ではXGXS部に8B/10Bエンコーダおよびデコーダは含んでおりません。
*2 8B/10Bエンコーダ/デコーダにつきましてはオプションでの対応を予定しております。

• XgeLic 10ギガビットイーサネットMAC IP（PDF形式、XGELICr0j.pdf、106.78Kバイト）

geLic 1000/100/10 Mbps イーサネットMAC

• IEEE 802.3:2000に準拠したフレームの送信／受信機能
• 1000BASE-T/100BASE-TX/10BASE-Tに対応
• フレームの送信、受信およびMPUポートは独立
• GMII インタフェースをサポート
• Frame Bursting（半二重モード）
• Carrier Extension をサポート
• フロー制御（オプション）
• MIB 統計情報カウンタ（オプション）

feLic 100/10 Mbps MAC

• IEEE 802.3:2000に準拠したフレームの送信／受信機能
• 100BASE-TX/10BASE-Tに対応
• フレームの送信、受信およびMPUポートは独立
• MII インタフェースをサポート
• RMII インタフェース（オプション）
• 7 wires インタフェース（オプション）
• MIB 統計情報カウンタ（オプション）
• フロー制御（オプション）
• CAM インタフェース（オプション）
• 弊社周辺LSI MD3306に採用

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PCI/PCI-X

COBRA PCI-X インタフェース

• COBRA1 : PCI-X Rev 1.0a準拠
• COBRA2 : PCI-X Rev 2.0 準拠（開発中）
• PCI-Xバス 64/32ビット
• 動作周波数　133/100/66 MHz
• PCIバスブリッジ機能
    ・ホストバスブリッジ（ノースブリッジ）
    ・非ホストバスブリッジ（サウスブリッジ）
• PCI-X動作モード
    ・イニシエータ
    ・ターゲット
• PCI-Xバスアービタ内蔵
• クロック
    ・PCIバスクロック
    ・内部バスクロック
• バスパーキング
• 64ビットアドレス
• VIPER32/VIPER64との組合せ可能

• COBRA PCI-Xバスインタフェース IP（PDF形式、COBRAr0j.pdf、21.74Kバイト）

VIPER32 PCI 32ビットインタフェース
VIPER64 PCI 64ビットインタフェース

• VIPER32 : PCI Rev 2.3準拠32ビットバス
• VIPER64 : PCI Rev 2.3準拠64ビットバス
• PCIバス 33/ 66MHz
• PCIバス動作モード
    ・マスタ動作
    ・ターゲット動作
• マスタ転送バッファおよびスレーブ転送
  バッファサイズのカスタマイズ可能
• アプリケーションインタフェース
    ・VIPER32 : 32ビットバス
    ・VIPER64 : 64ビットバス

• VIPER32/VIPER64 PCIバスインタフェース IP（PDF形式、VIPERr0dj.pdf、21.37Kバイト）

PHARAOH SH-4用 PCIホストバスブリッジ コントローラ

• PCI Rev 2.3準拠インタフェース
    ・PCIバス 32ビット（標準）
    ・33/ 66MHz
• PCIバスブリッジ機能
    ・ホストブリッジ（ノースブリッジ）
    ・非ホストブリッジ（サウスブリッジ）
• PCIマスタ/ターゲット動作
• DMAコントローラ内蔵
• SH-4 CPUインタフェース
    ・MPXバスインタフェース（標準）
    ・32ビット（標準）
    ・低速メモリ(I/O)用専用データバスをサポート
    ・割り込みコントローラ内蔵
• 弊社周辺LSI MD3303に採用

• PHARAOH SH-4用PCIバスブリッジ IP（PDF形式、PHARAOHr1j.pdf、108Kバイト）

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IEEE1394

sebLic IEEE 1394a LINKレイヤ

• IEEE1394a 準拠
• アシンクロナスおよびアイソクロナスパケットの送信／受信
• S100／S200／S400 をサポート
• 独立制御可能なアシンクロナス、アイソクロナスおよびMPU ポート
• 各ポートは 8／16／32 が選択可能
• IEEE 1394 準拠の PHY-LINK I/F
• サイクルタイマをサポート
• MPUポートにはアイソクロナスおよびPHY
• パケット専用FIFO をサポート

mavLic IEEE 1394a LINKレイヤ （AVプロトコル サポート）

• IEEE1394a 準拠のリンクレイヤ
• リンクレイヤ機能は sebLic 互換
• S100／S200／S400 をサポート
• 独立制御可能なアシンクロナス、アイソクロナスおよびMPUポート
• IEEE 1394 準拠の PHY-LINK I/F
• IEC 61883 準拠 AV レイヤをサポート
• CIP ヘッダの付加／削除機能
• AV ポートを４ポートサポート
• 各 AV ポートには専用 FIFO をサポート
• DTCP 暗号サポート（オプション）

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ATA/ATAPIコントローラ

MIATA ATA/ATAPI-5 ホストコントローラ

• ANSI ATA/ATAPI-5 に準拠したホストコントローラ
• Ultra DMA モード２、モード４
  最大転送性能 66Mバイト/s（モード４）
• PIO モード０、モード４
  最大転送性能 16Mバイト/s（モード４）
• チャネル数
  DMA １チャネル、PIO ２チャネル
• 弊社周辺LSI MD3306に採用

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DMAコントローラ

HDMAC シングルチャネル高機能DMAコントローラ

• ディスクリプタ・フェッチ／ライトバック機能
• ディスクリプタの自動ポーリング機能
• ダイレクト・メモリアクセス機能
• 障害検出・通知機能
• FIFO インタフェースをサポート
• 弊社周辺LSI MD3306に採用

G-Streamer 1000/100/10 Mbps イーサネットMAC対応高機能DMAコントローラ

• HDMACを1 Gbps イーサネット対応に機能・性能向上
• geLic 1000/100/10 Mbps イーサネットMACに対応
• ディスクリプタ　フェッチ・ライトバック機能
• DMAアドレス空間 最大4Gバイト
• DMAチャネル数： 2チャネル（送信･受信各1チャネル）
• 受信フレーム長 最大64k-1バイト（パディング無効時）
• FIFO インタフェース（同期Dual-port SRAM）
• FIFO最大容量
    ・送信FIFO： 8kバイト(2k word x 32bit)
    ・受信FIFO： 64kバイト(16k word x 32bit)
• FIFO最大格納フレーム数
    ・送信FIFO： 4フレーム
    ・受信FIFO： 24フレーム
• 障害検出・通知機能
• 内部32ビットバス

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AMBAバスインタフェース

ADiC AMBA AHBバスインタフェース

• AHBスレーブ（I/O系）・マスタ（DMA系）
• I/O系：32ビット、シングル転送
• DMA系：32ビット、シングル/2/4/8バースト転送
• 弊社IP（HDAMC、feLic、sebLic）（上記参照）をAMBAバスに接続可能

FPGA・ボードの製作サービス

弊社の各種IPを組み込んだFPGA、ボードの製作（評価用／試作用／量産用）を承っております。

事例
※ Gbpsイーサネット 2チャネル登載PCIバスインタフェース専用LANボード（メタルケーブル対応、光ファイバ対応）など

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デバイスドライバ・ミドルウェア

デバイスドライバ

ミドルウェア

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アナログ（モジュール）

SSC: Spread Spectrum Clocking

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